工作职责:

1.根据协议、Spec定义或IP设计等要求，以Verilog实现RTL设计；

2.编写测试向量，完成模块级及芯片级验证、网表后仿真和验证等；

3.主管安排其他工作。

职责要求:

1.熟悉Verilog/SystemVerilog等硬件描述语言，熟悉功能覆盖和随机测试等；

2.熟悉前端设计和验证仿工具，如DC、VCS、NCverilog、Verdi等EDA Tool；

3.熟悉一种脚本语言，如Perl、TCL、Makefile、Shell等；

4.学习能力强，对待工作认真负责，具有团队合作精神;

5. EE本科及以上学历，电子信息/微电子等相关专业毕业优先。

公司同步也在招聘其他应届生研发岗位：测试、应用、模拟IC等岗位，欢迎同学们投递了解！